印刷电路板抗干扰设计经验续

2007/8/10 15:04:24

七　用好去耦电容　　集成电路电源和地之间的去耦电容有两个作用：一方面是本集成电路的蓄能电容，另一方面旁路掉该器件的高频噪声。数字电路中典型的去耦电容值是0.1μF。这个电容的分布电感的典型值是5μH。0.1μF的去耦电容有5μH的分布电感，它的并行共振频率大约在7MHz左右，也就是说，对于10MHz以下的噪声有较好的去耦效果，对40MHz以上的噪声几乎不起作用。　　　　1μF、10μF的电容，并行共振频率在20MHz以上，去除高频噪声的效果要好一些。每10片左右集成电路要加一片充放电电容，或1个蓄能电容，可选10μF左右。最好不用电解电容，电解电容是两层薄膜卷起来的，这种卷起来的结构在高频时表现为电感。要使用钽电容或聚碳酸酯电容。去耦电容的选用并不严格，可按C=1/F，即10MHz取0.1μF，100MHz取0.01μF。在焊接时去耦电容的引脚要尽量短，长的引脚会使去耦电容本身发生自共振。例如1000pF的瓷片电容引脚长度为6.3mm时自共振的频率约35MHz，引脚长12.6mm时为32MHz。八　降低噪声和电磁干扰的经验　　　　印刷电路板的抗干扰设计原则　　1.　可用串个电阻的办法，降低控制电路上下沿跳变速率。　　2.　尽量让时钟信号电路周围的电势趋近于0，用地线将时钟区圈起来，时钟线要尽量短。　　3.　I/O驱动电路尽量靠近印制板边。　　4.　闲置不用的门电路输出端不要悬空，闲置不用的运放正输入端要接地，负输入端接输出端。　　5.　尽量用45°折线而不用90°折线，布线以减小高频信号对外的发射与耦合。　　6.　时钟线垂直于I/O线比平行于I/O线干扰小。　　6.　元件的引脚要尽量短。　　8.　石英晶振下面和对噪声特别敏感的元件下面不要走线。　　9.　弱信号电路、低频电路周围地线不要形成电流环路。　　10. 需要时，线路中加铁氧体高频扼流圈，分离信号、噪声、电源、地。　　印制板上的一个过孔大约引起0.6pF的电容；一个集成电路本身的封装材料引起2pF~10pF的分布电容；一个线路板上的接插件，有520μH的分布电感；一个双列直插的24引脚集成电路插座，引入4μH~18μH的分布电感。软件方面：　　　　1、将不用的代码空间全清成“0”，因为这等效于NOP，可在程序跑飞时归位；　　　　2、在跳转指令前加几个NOP，目的同1；　　　　3、在无硬件WatchDog时可采用软件模拟WatchDog，以监测程序的运行；　　　　4、涉及处理外部器件参数调整或设置时，为防止外部器件因受干扰而出错可定时将参数重新发送一遍，这样可使外部器件尽快恢复正确；　　　　5、通讯中的抗干扰，可加数据校验位，可采取3取2或5取3策略；　　　　6、在有通讯线时，如I^2C、三线制等，实际中我们发现将Data线、CLK线、INH线常态置为高，其抗干扰效果要好过置为低。　　硬件方面：　　　　1、地线、电源线的部线很重要；　　　　2、线路的去偶；　　　　3、数、模地的分开；　　　　4、每个数字元件在地与电源之间都要104电容；　　　　5、在有继电器的应用场合，尤其是大电流时，防继电器触点火花对电路的干扰，可在继电器线圈间并一104和二极管，在触点和常开端间接472电容；　　　　6、为防I/O口的串扰，可将I/O口隔离，方法有二极管隔离、门电路隔离、光偶隔离、电磁隔离等；　　　　7、当然多层板的抗干扰肯定好过单面板，但成本却高了几倍；　　　　8、选择一个抗干扰能力强的器件比之任何方法都有效。器件天生的不足是很难用外部方法去弥补的，但往往抗干扰能力强的就贵些，抗干扰能力差的就便宜。　　　印制电路板(PC8)是电子产品中电路元件和器件的支撑件．它提供电路元件和器件之间的电气连接。随着电于技术的飞速发展，PGB的密度越来越高。PCB设计的好坏对抗干扰能力影响很大．因此，在进行PCB设计时．必须遵守PCB设计的一般原则，并应符合抗干扰设计的要求。

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